Wdrożenie szybkich kontrolerów pamięci DDR3 w środkowej części FPGA
Wdrożenie wysokiej prędkości i wysokiej wydajności kontrolera pamięci DDR3 w FPGA jest potężnym zadaniem. Do niedawna tylko kilka wysokiej klasy (odczyt: drogie) FPGA obsługiwało elementy składowe potrzebne do niezawodnego interfejsu z urządzeniami pamięci DDR3 o dużej prędkości. Jednak opracowywana jest nowa generacja FPGA średniego zasięgu.
Ta biała księga bada wyzwania projektowe i sposób, w jaki jedna konkretna rodzina FPGA, LatticeECP3, może ułatwić projekt kontrolera pamięci DDR3.
Pobierz ten oficjalny dokument, aby dowiedzieć się więcej.
Czytaj więcej
Wysyłając ten formularz zgadzasz się Lattice Semiconductor Corporation kontakt z tobą e-maile marketingowe lub telefonicznie. Możesz zrezygnować z subskrypcji w dowolnym momencie. Lattice Semiconductor Corporation strony internetowe i komunikacji podlegają ich Informacji o ochronie prywatności.
Zamawiając ten zasób, wyrażasz zgodę na nasze warunki użytkowania. Wszystkie dane są chroniony przez nasz Informacja o ochronie prywatności. Jeśli masz jeszcze jakieś pytania, wyślij e-mail dataprotection@techpublishhub.com
Więcej zasobów z Lattice Semiconductor Corporation
Szybkie interfejsy SERDES w FPGA o wysokiej w...
Semiconductor Lattice wprowadził dwie tanie rodziny FPGA z SERDES, LatticeECP2M, wprowadzone w 2007 roku oraz najnowszą rodzinę, LatticeECP3. FP...
Wbudowane możliwości przetwarzania sygnału...
Nowe segmenty rynku coraz częściej napędzają konkurujących dostawców FPGA w celu uwzględnienia szerszej różnorodności funkcjonalności i ...
Niezawodne generowanie resetowania dla proces...
Każdy mikroprocesor lub DSP wymaga obwodu generatora resetowania lub IC, aby wykonać dwie funkcje: (1) Rozpoczęcie od ustalonego warunku po wł...
