Skip to content Skip to footer

Nowe podejścia do przyspieszenia sprzętowego za pomocą ultra niskiej gęstości FPGA

Opublikowany przez: Lattice Semiconductor Corporation

Poproś projektantów systemów o wymienienie problemów, z którymi się borykają - nie ma znaczenia, czy budują mobilne konsumenci, motoryzacyjne, przemysłowe, medyczne lub naukowe - i nieuchronnie wspomnią o optymalizacji wydajności procesora gospodarza. To nie jest zaskakujące. Architektura tych MPU oparta na zdarzeniach pozwala im na wielozadaniowość i rozwiązywanie nowych priorytetów w miarę ich wystąpienia. Ale w miarę wzrostu liczby we/wy, stawia także eskalacyjne zapotrzebowanie na przepustowość.
Zadanie do zarządzania szerszą gamą we/wy, a także innych funkcji poleceń i sterowania systemem, dzisiejsze MPU hosta muszą pozostać działającym przez dłuższy czas, zużywając w ten sposób cenną moc i obliczanie zasobów.
Pobierz ten oficjalny dokument, aby dowiedzieć się więcej.

Czytaj więcej

Wysyłając ten formularz zgadzasz się Lattice Semiconductor Corporation kontakt z tobą e-maile marketingowe lub telefonicznie. Możesz zrezygnować z subskrypcji w dowolnym momencie. Lattice Semiconductor Corporation strony internetowe i komunikacji podlegają ich Informacji o ochronie prywatności.

Zamawiając ten zasób, wyrażasz zgodę na nasze warunki użytkowania. Wszystkie dane są chroniony przez nasz Informacja o ochronie prywatności. Jeśli masz jeszcze jakieś pytania, wyślij e-mail dataprotection@techpublishhub.com

digital route logo
język: ENG
Typ: Whitepaper Długość: 9 stron

Więcej zasobów z Lattice Semiconductor Corporation